侵权投诉

完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>

3天内不再提示

FPGA的约束、时序分析的概念详解

zhuyandz ? 来源:AET网站 ? 作者:AET网站 ? 2021-10-11 10:23 ? 次阅读

A 时序约束的概念和基本策略

时序约束主要包括周期约束(FFS到FFS,即触发器到触发器)和偏移约束(IPAD到FFS、FFS到OPAD)以及静态路径约束(IPAD到OPAD)等3种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程,使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在时钟之前什么时候准备好,综合布线工具就可以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程,使结果满足FFS的建立时间要求。

附加时序约束的一般策略是先附加全局约束,然后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行分组,对分组附加周期约束,然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。

B 附加约束的基本作用

提高设计的工作频率

对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。

获得正确的时序分析报告

几乎所有的FPGA设计平台都包含静态时序分析工具,利用这类工具可以获得映射或布局布线后的时序分析报告,从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具输出正确的时序分析报告。

指定FPGA/CPLD引脚位置与电气标准

FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行,而不必等FPGA/CPLD引脚位置完全确定,从而节省了系统开发时间。这样,电路板加工完成后,设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束,使FPGA/CPLD与电路板正确连接。

另外通过约束还可以指定IO引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展,Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、LVTTL、PCI、PCIX、SSTL、ULVDS等丰富的IO接口标准。另外通过区域约束还能在FPGA上规划各个模块的实现区域,通过物理布局布线约束,完成模块化设计等。

C 周期(PERIOD)的含义

周期的含义是时序中最简单也是最重要的含义,其它很多时序概念会因为软件商不同略有差异,而周期的概念确是最通用的,周期的概念是FPGA/ASIC时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的,很多其它时序公式,可以用周期公式推导。

周期约束是一个基本时序和综合约束,它附加在时钟网线上,时序分析工具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题,如果相邻同步元件时钟相位相反,那么它们之间的延迟将被默认限制为PERIOD约束值的一半。如下图所示,

f23c9ece-2a37-11ec-82a8-dac502259ad0.jpg

图1 周期的定义

时钟的最小周期为:

TCLK = TCKO +TLOGIC +TNET +TSETUP -TCLK_SKEW

TCLK_SKEW =TCD2 -TCD1

其中TCKO为时钟输出时间,TLOGIC为同步元件之间的组合逻辑延迟,TNET为网线延迟,TSETUP为同步元件的建立时间,TCLK_SKEW为时钟信号TCD2和TCD1延迟的差别。

D 数据和时钟之间的约束

为了确保芯片数据采样可靠和下级芯片之间正确地交换数据,需要约束外部时钟和数据输入输出引脚之间的时序关系(或者内部时钟和外部输入/输出数据之间的关系,这仅仅是从采用了不同的参照系罢了)。约束的内容为告诉综合器、布线器输入数据到达的时刻,或者输出数据稳定的时刻,从而保证与下一级电路的时序关系。

这种时序约束在Xilinx中用Setup to Clock(edge),Clock(edge) to hold等表示。在Altera里常用tsu (Input Setup Times)、th (Input Hold Times)、tco (Clock to Out Delays)来表示。很多其它时序工具直接用setup和hold表示。其实他们所要描述的是同一个问题,仅仅是时间节点的定义上略有不同。下面依次介绍。

E 关于输入到达时间

Xilinx的“输入到达时间的计算”时序描述如下图所示:

f276501a-2a37-11ec-82a8-dac502259ad0.jpg

图2 输入到达时间示意图

定义的含义是输入数据在有效时钟沿之后的TARRIVAL时刻到达。则,

TARRIVAL=TCKO+TOUTPUT+TLOGIC 公式1

根据上面介绍的周期(Period)公式,我们可以得到:

Tcko+Toutput+Tlogic+Tinput+Tsetup-Tclk_skew=Tclk; 公式2

将公式1代入公式2:Tarrival+Tinput+Tsetup-Tclk_skew=Tclk, 而Tclk_skew满足时序关系后为负,所以

TARRIVAL +TINPUT+TSETUP

这就是Tarrival应该满足的时序关系。其中TINPUT为输入端的组合逻辑、网线和PAD的延迟之和,TSETUP为输入同步元件的建立时间。

F 数据延时和数据到达时间的关系

f284a7aa-2a37-11ec-82a8-dac502259ad0.jpg

图3 数据延时和数据到达时间示意图

TDELAY为要求的芯片内部输入延迟,其最大值TDELAY_MAX与输入数据到达时间TARRIVAL的关系如上图所示。也就是说:TDELAY_MAX+TARRIVAL=TPERIOD 公式4

所以:

TDELAY

G 要求输出的稳定时间

从下一级输入端的延迟可以计算出当前设计输出的数据必须在何时稳定下来,根据这个数据对设计输出端的逻辑布线进行约束,以满足下一级的建立时间要求,保证下一级采样的数据是稳定的。计算要求的输出稳定时间如下图所示:

f2ac6196-2a37-11ec-82a8-dac502259ad0.jpg

图4 要求的输出稳定时间示意图

公式的推导如下:

定义:TSTABLE = TLOGIC +TINPUT +TSETUP

从前面帖子介绍的周期(Period)公式,可以得到(其中TCLK_SKEW=TCLK1-TCLK2):

TCLK=TCKO+TOUTPUT+TLOGIC+TINPUT+TSETUP+TCLK_SKEW

将TSTABLE的定义代入到周期公式,可以得到:

TCLK=TCKO+TOUTPUT+TSTABLE+TCLK_SKEW

所以:TCKO +TOUTPUT+TSTABLE

这个公式就是TSTABLE必须要满足的基本时序关系,即本级的输出应该保持怎么样的稳定状态,才能保证下级芯片的采样稳定。有时我们也称这个约束关系是输出数据的保持时间的时序约束关系。只要满足上述关系,当前芯片输出端的数据比时钟上升沿提早TSTABLE 时间稳定下来,下一级就可以正确地采样数据。其中TOUTPUT为设计中连接同步元件输出端的组合逻辑、网线和PAD的延迟之和,TCKO为同步元件时钟输出时间。

H 实施时序约束的方法和命令

实施上述约束的基本方法是,根据已知时序信息,推算需要约束的时间值,实施约束。具体地说是这样的,首先对于一般设计,首先掌握的是TCLK,这个对于设计者来说是个已知量。前面介绍公式和图中的TCKO和TSETUP(注:有的工具软件对TCKO和TSETUP的定义与前面图形不同,还包含了到达同步器件的一段logic的时延)是器件内部固有的一个时间量,一般我们选取典型值,对于FPGA,这个量值比较小,一般不大于1~2ns。比较难以确定的是TINPUT和TOUTPUT两个时间量。

约束输入时间偏移,需要知道TINPUT,TINPUT为输入端的组合逻辑、网线和PAD的延迟之和,PAD的延时也根据器件型号也有典型值可选,但是到达输入端的组合逻辑电路和网线的延时就比较难以确定了,只能通过静态时序分析工具分析,或者通过底层布局布线工具量取,有很大的经验和试探的成分在里面。

约束输出时间偏移,需要知道TOUTPUT,TOUTPUT为设计中连接同步元件输出端的组合逻辑、网线和PAD的延迟之和,仍然是到达输出端的组合逻辑电路和网线的延时就比较难以确定,需要通过静态时序分析工具分析,或者通过底层布局布线工具量取,有很大的经验和试探的成分在里面。

约束的具体命令根据约束工具不同而异,首先说使用Xilinx器件的情况下,实施上述约束的命令和方法。Xilinx把上述约束统称为:OFFSET约束(偏移约束),一共有4个相关约束属性:OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和OFFSET_OUT_AFTER。其中前两个属性叫做输入偏移(OFFSET_IN)约束,基本功能相似,仅仅是约束取的参考对象不同而已。后两个属性叫做输出偏移(OFFSET_OUT)约束,基本功能相似,也是约束取的参考对象不同而已。为了便于理解,举例说明。

输入偏移约束:时钟周期为20ns,前级寄存器的TCKO选择1ns,前级输出逻辑延时TOUTPUT为3ns,中间逻辑TLOGIC的延时为10ns,那么TARRIVAL=14ns,于是可以在数据输入引脚附加NET DATA_IN OFFET=IN 14ns AFTER CLK约束,也可以使用OFFSET_IN_BEFORE对芯片内部的输入逻辑进行约束,其语法如下:

NET DATA_IN OFFET=IN TDELAY BEFORE CLK

其中TDELAY为要求的芯片内部输入延迟,其最大值与输入数据到达时间TARRIVAL的关系:TDELAY_MAX + TARRIVAL = TPERIOD,所以TDELAY 《 TPERIOD - TARRIVAL = 20 - 14 =6 ns。

输出偏移约束:设时钟周期为20ns,后级输入逻辑延时TINPUT为4ns、建立时间TSETUP为1ns,中间逻辑TLOGIC的延时为10ns,那么TSTABLE=15ns,于是可以在数据输入引脚附加NET DATA_OUT OFFET=OUT 15ns BEFORE CLK约束,也可以直接对芯片内部的输出逻辑直接进行约束,NET DATA_OUT OFFET=OUT TOUTPUT_DELAY AFTER CLK,其中TOUTPUT_DELAY为要求的芯片内部输出延迟,其最大值与要求的输出数据稳定时间TSTABLE的关系为:

TOUTPUT_DELAY_MAX+TSTABLE= TPERIOD。TOUT_DELAY《 TPERIOD - TSTABLE = 20 - 15 = 5ns

I Altera对应的时序概念

下面主要介绍Altera对应的这些时序概念和约束方法。前面首先介绍的第一个时序概念是周期(Period),这个概念是FPGA/ASIC通用的一个概念,各方的定义相当统一,至多是描述方式不同罢了,所有的FPGA设计都首先要进行周期约束,这样做的好处除了在综合与布局布线时给出规定目标外,还能让时序分析工具考察整个设计的Fmax等。

Altera的周期定义如下图所示,公式描述如下:

f37d9180-2a37-11ec-82a8-dac502259ad0.jpg

图5 Altera 的 Period 示意图

Clock Period = Clk-to-out + Data Delay + Setup Time - Clk Skew

即,Tclk= Tco+ B + Tsu-(E-C) Fmax =1/Tclk

对比一下前面的介绍,只要理解了B 包含了两级寄存器之间的所有 logic 和 net 的延时就会发现与前面公式完全一致。

J Altera的其他基本时序概念

Clock Setup Time (tsu) 要想正确采样数据,就必须使数据和使能信号在有效时钟沿到达前就准备好,所谓时钟建立时间就是指时钟到达前,数据和使能已经准备好的最小时间间隔。如下图所示:

f3ad5230-2a37-11ec-82a8-dac502259ad0.jpg

图6 tsu示意图

(注:这里定义Setup时间是站在同步时序整个路径上的,需要区别的是另一个概念Micro tsu。Micro tsu指的是一个触发器内部的建立时间,它是触发器的固有属性,一般典型值小于1~2ns。在Xilinx等的时序概念中,称Altera的Micro tsu为setup时间,用Tsetup表示,请大家区分一下。回到Altera的时序概念,Altera的tsu定义如下:tsu = Data Delay – Clock Delay + Micro tsu)

Clock Hold Time (tH) 时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间。其定义如下图所示:

f3bae99a-2a37-11ec-82a8-dac502259ad0.jpg

图7 tH示意图

定义的公式为:tH= Clock Delay – Data Delay + Micro tH

注:其中Micro tH是指寄存器内部的固有保持时间,同样是寄存器的一个固有参数,典型值小于1~2ns。

Clock-to-Output Delay(tco) 这个时间指的是当时钟有效沿变化后,将数据推倒同步时序路径的输出端的最小时间间隔。如下图所示:

f3e6b1ce-2a37-11ec-82a8-dac502259ad0.jpg

图8 tco示意图

tco = Clock Delay + Micro tco + Data Delay

(注:其中 Micor tco也是一个寄存器的固有属性,指的是寄存器相应时钟有效沿,将数据送到输出端口的内部时间参数。它与Xilinx的时序定义中,有一个概念叫Tcko是同一个概念。)

Pin to Pin Delay (tpd) tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时,特别需要说明的是,要求输入到输出之间只有组合逻辑,才是tpd延时。

Slack是表示设计是否满足时序的一个称谓,正的slack表示满足时序(时序的余量),负的slack表示不满足时序(时序的欠缺量)。slack的定义和图形如下图所示。

f4224a72-2a37-11ec-82a8-dac502259ad0.jpg

图9 slack示意图

Slack = Required clock period – Actual clock period

Slack = Slack clock period – (Micro tCO+ Data Delay + Micro tSU)

Clock Skew指一个同源时钟到达两个不同的寄存器时钟端的时间偏移,如下图所示。

f4327992-2a37-11ec-82a8-dac502259ad0.jpg

图10 clock skew示意图

编辑:jq

原文标题:FPGA约束、时序分析的概念介绍

文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    怎样去配置FMC总线的寄存器呢

    目录1、硬件2、初始化时序3、配置FMC总线的寄存器3.1 控制寄存器3.2 时序寄存器3.3 命令寄存器3.4 刷新间隔reg4、MCU配置代...
    发表于 01-26 07:35 ? 0次 阅读

    单片机串行口是如何进行工作的?有哪些应用呢

    单片机串行口结构是怎样构成的? 单片机串行口是如何进行工作的?有哪些应用呢? ...
    发表于 01-26 07:22 ? 0次 阅读

    单片机的硬件特征都有哪些呢

    单片机的基本结构是由哪些部分组成的? 单片机的硬件特征都有哪些呢? ...
    发表于 01-26 07:06 ? 0次 阅读

    对SPI的理解

    对SPI的理解仔细看手册(1)        框图接收和发送只有一个移位寄存器,这是和UART不同的...
    发表于 01-26 06:59 ? 0次 阅读

    怎样使用寄存器DMA2D传输LVGL配置

    我看了很多DMA2D教程都是用阻塞方式来刷新屏, 这样就消耗了性能 相当于没用DMA, 所以我使用DMA2D中断来传输数据测试平...
    发表于 01-26 06:22 ? 0次 阅读

    什么是单片机呢?怎样去学习单片机呢

    什么是单片机呢?怎样去学习单片机呢?
    发表于 01-26 06:18 ? 0次 阅读

    STM32 Flash寄存器有哪些呢

    [单片机]STM32 Flash寄存器● FPEC key register (FLASH_KEYR)● Option byte key register (FLASH_OP...
    发表于 01-26 06:00 ? 0次 阅读

    存储器分类及各自优劣势介绍

    每一次神舟载人飞船和SpaceX卫星的发射升空,都能吸引众多人关注。对于这些神秘的航天飞行器,你知道....
    的头像 Excelpoint世健 发表于 01-25 16:44 ? 315次 阅读
    存储器分类及各自优劣势介绍

    主控芯片CPU/FPGA存储及单粒子翻转科普

    半导体存储器是一种能存储大量二进制信息的半导体器件,半导体存储器种类很多,一般按功能来分,可以分为只....
    发表于 01-25 10:47 ? 471次 阅读
    主控芯片CPU/FPGA存储及单粒子翻转科普

    XILINX FPGA LCD至VGA转换器资料(含电路图)

    XILINX FPGA LCD至VGA转换器资料(含电路图)
    发表于 01-25 10:28 ? 16次 阅读

    朱斌斌博士|基于FPGA的OFDM可见光通信系统实现的分享

    最实用的LiFi系列技术课程 ? 基于FPGA的OFDM可见光通信系统实现 PART01 直播时间 ....
    发表于 01-25 09:45 ? 519次 阅读
    朱斌斌博士|基于FPGA的OFDM可见光通信系统实现的分享

    STM32F407的12位ADC是什么?有何功能

    STM32F407的12位ADC是什么?有何功能?
    发表于 01-25 07:08 ? 0次 阅读

    GM8827C多通道LVDS串行发送器概述

    GM8827C实现以7:1的压缩比将27位CMOS/TTL信号(RGB 8位和HSYNC、VSYNC、 DE)换成串行 LVDS 输出...
    发表于 01-25 06:53 ? 0次 阅读

    什么是FPGA?FPGA功能实现

    1. FPGA 简介第1节 什么是 FPGAFPGA 的全称为 Field-Programmable Gate Array,即现场可编程门阵列。 &nbs...
    发表于 01-25 06:45 ? 0次 阅读

    ULTRARAM能否成为下一代通用内存

    电子发烧友网报道(文/周凯扬)快速、非易失性、高耐久和低逻辑状态开关能耗,这些特质全部汇聚在一个通用....
    的头像 电子发烧友网 发表于 01-19 16:10 ? 726次 阅读

    基于Zynq MPSoC的3D骨科矫形足部扫描仪

    Elinvision 致力于生产医用 3D 扫描仪,面向足科和骨科矫形等广泛应用领域。此外,Elin....
    发表于 01-19 13:43 ? 1307次 阅读
    基于Zynq MPSoC的3D骨科矫形足部扫描仪

    FPGA设计与DSP设计有什么区别?

    Q:FPGA设计与DSP设计相比,最大的不同之处在哪里?A:这个问题要从多个角度看。它们都用于某个功....
    的头像 廖竹君 发表于 01-19 11:09 ? 56次 阅读
    FPGA设计与DSP设计有什么区别?

    AnDAPT推出面向Microchip PolarFire FPGA的电源解决方案

    AnDAPT现在支持使用集成、灵活和可编程的AmP电源管理IC为Microchip PolarFir....
    发表于 01-19 10:46 ? 829次 阅读
    AnDAPT推出面向Microchip PolarFire FPGA的电源解决方案

    原型验证即服务助力芯片设计

    流片成功无疑是所有芯片开发者的共同目标,否则耗时持久的努力和流片所产生的高昂成本都将付诸东流。基于F....
    的头像 新思科技 发表于 01-19 08:54 ? 322次 阅读

    安森美智能感知技术和方案助力工业自动化创新

    安森美(onsemi)在成像领域有超过40年的丰富经验,在激光雷达(LiDAR)等深度感知领域也领先....
    发表于 01-18 11:22 ? 1134次 阅读
    安森美智能感知技术和方案助力工业自动化创新

    ADC/DAC IC上的集成强化型DSP改进宽带多通道系统

    鉴于XCVU9P FPGA的利用率,很显然必须要用一个更大的FPGA,比如XCVU13P(包含12,....
    发表于 01-17 14:35 ? 1561次 阅读
    ADC/DAC IC上的集成强化型DSP改进宽带多通道系统

    FPGA复位的正确打开方式

    ??本篇文章参考Xilinx White Paper:Get Smart About Reset: ....
    发表于 01-17 12:42 ? 20次 阅读
    FPGA复位的正确打开方式

    异步复位问题

    复位中的同步复位和异步复位问题:恢复时间是指异步复位信号释放和时钟上升沿的最小距离,在“下个时钟沿”....
    发表于 01-17 12:25 ? 10次 阅读
    异步复位问题

    基于VHDL的数码管动态扫描电路设计,四个数码管累加显示数字0000-9999,间隔1秒。FPGA型号:EP4CE6E22C8,开发环境:Quartus18.1

    一、硬件设备是FPGA入门开发板EP4CE6E22C8,数码管的原理图如下: 段选信号abcd....
    发表于 01-17 11:30 ? 10次 阅读
    基于VHDL的数码管动态扫描电路设计,四个数码管累加显示数字0000-9999,间隔1秒。FPGA型号:EP4CE6E22C8,开发环境:Quartus18.1

    STM32的寄存器操作

    STM32的寄存器操作在使用STM32单片机编程时一般都用ST给的库函数编程,库函数编程的底层就是对....
    发表于 01-13 15:43 ? 21次 阅读
    STM32的寄存器操作

    FPGA基础知识:什么是FPGA,为何需要FPGA?

    最佳处理解决方案常常是由 RISC、CISC、图形处理器与 FPGA 的组合提供,或由 FPGA 单....
    的头像 物联网评论 发表于 01-13 14:04 ? 2572次 阅读

    用于汽车接口、安全和计算密集型负载FPGA的选择和使用

    传统上,汽车中的计算任务由微控制器单元 (MCU) 和应用处理器 (AP) 执行。一辆典型的中档汽车....
    的头像 物联网评论 发表于 01-13 14:02 ? 3956次 阅读

    PCI-SIG?发布PCIe?6.0规范以助力大数据应用

    负责制定广为采用的PCI Express? (PCIe?)标准的组织PCI-SIG?今天宣布正式推出....
    的头像 文传商讯 发表于 01-13 09:32 ? 1495次 阅读

    数字IC设计入门(2)初识电子元件

    电阻电阻是一种限流元件,对电流起阻碍作用,阻值越大对电流的阻碍作用越大,通常用R表示。① 电阻串联串....
    发表于 01-12 17:17 ? 36次 阅读
    数字IC设计入门(2)初识电子元件

    干货 | 电源PCB设计指南(含安规/EMC/布局/热设计/工艺)

    摘要:安规距离要求部分抗干扰、EMC部分整体布局及走线部分热设计部分工艺处理部分安规距离要求部分包括....
    发表于 01-11 10:14 ? 27次 阅读
    干货 | 电源PCB设计指南(含安规/EMC/布局/热设计/工艺)

    电源技术中线性恒压电流稳压器 NSI50350AD 350mA驱动电流 进口ON安森美 小身材有大智慧,解决汽车照明和工业照明方案

    新器件通过创新的自偏置晶体管技术提供电压浪涌抑制,以保护固态照明应用中的LED ON Semicon....
    发表于 01-10 11:59 ? 21次 阅读
    电源技术中线性恒压电流稳压器 NSI50350AD 350mA驱动电流 进口ON安森美 小身材有大智慧,解决汽车照明和工业照明方案

    MPU-60X0寄存器中文版V4.0资料下载

    MPU-60X0寄存器中文版V4.0资料下载
    发表于 01-10 11:44 ? 23次 阅读

    抓住JESD204B接口功能的关键问题

    本故障排除指南并未穷尽所有可能,但为使用JESD204B链路以及希望了解更多信息的工程师提供了一个很....
    发表于 01-10 11:06 ? 2169次 阅读
    抓住JESD204B接口功能的关键问题

    中科亿海微亮相ICCAD 2021

    一年一度的集成电路行业盛会“中国集成电路设计业2021年会暨无锡集成电路产业创新发展高峰论坛(ICC....
    的头像 shoushuangqing 发表于 01-07 15:39 ? 58次 阅读
    中科亿海微亮相ICCAD 2021

    半导体基础知识(4):无源,有源和机电组件

    无源组件不能放大信号,并且它们不会产生机械运动。有源元件可以放大信号。机电组件将电能转换为机械运动,....
    发表于 01-07 12:19 ? 44次 阅读
    半导体基础知识(4):无源,有源和机电组件

    eDP到LVDS转换器CS5211原理图下载

    CS5211是一个eDP到LVDS转换器,配置灵活,适用于低成本显示系统。CS5211与eDP 1.....
    发表于 01-07 10:34 ? 25次 阅读

    eDP到LVDS转换器CS5211方案分享

    CS5211是一个eDP到LVDS转换器,配置灵活,适用于低成本显示系统。CS5211与eDP 1.....
    发表于 01-07 10:31 ? 17次 阅读

    莱迪思FPGA助力联想下一代网络边缘AI体验

    莱迪思低功耗FPGA和机器视觉软件解决方案为联想(Lenovo?)最新的ThinkPad? X1系列....
    发表于 01-06 13:37 ? 1400次 阅读
    莱迪思FPGA助力联想下一代网络边缘AI体验

    FPGA中电源管脚在同一个BANK为何需要多个引脚?

    在此链接找到答案:http://xilinx.eetop.cn/viewthread-2281981....
    发表于 01-06 11:18 ? 19次 阅读
    FPGA中电源管脚在同一个BANK为何需要多个引脚?

    FPGA电源选择的重要性

    IF"> FPGA的电源需求通常很复杂,因为FPGA有多达至少三种供电要求,为了实现可靠的系统性能,....
    发表于 01-06 11:14 ? 15次 阅读
    FPGA电源选择的重要性

    FPGA-VGA的实现资料合集

    FPGA-VGA的实现资料合集
    发表于 01-05 15:34 ? 28次 阅读

    八轴编码器卡HK_PCI_AMC8E产品使用手册

    PCI_AMC8E 可以采集八个 ABZ 编码器信号, 每个编码器输入光电隔离,最大脉冲输入速度 1....
    发表于 01-04 13:54 ? 22次 阅读

    如何量化高速ADC转换误差率的频率和幅度

    许多实际高速采样系统,如电气测试与测量设备、生命系统健康监护等,不能接受较高的ADC转换误差率。这些....
    的头像 Excelpoint世健 发表于 01-03 09:09 ? 312次 阅读

    INTEL FPGA学习笔记

    INTEL FPGA学习笔记第12节:语法篇_Verilog基础语法第13节:语法篇_Verilog....
    发表于 12-31 19:54 ? 46次 阅读
    INTEL FPGA学习笔记

    Tang Nano FPGA(35元开发板).初探

    ?Lichee Tang Nano基于高云小蜜蜂系列GW1N-1 FPGA的简约型开发板。该芯片搭载....
    发表于 12-31 19:20 ? 39次 阅读
    Tang Nano FPGA(35元开发板).初探

    【STM32】STM32标准库与HAL库对照学习教程一--使用寄存器操控LED闪烁详讲

    【STM32】STM32标准库与HAL库对照学习教程一--使用寄存器操控LED闪烁详讲 前言本教程文....
    发表于 12-31 19:17 ? 43次 阅读
    【STM32】STM32标准库与HAL库对照学习教程一--使用寄存器操控LED闪烁详讲

    ADC 现场切换系统示例介绍

    今天推荐的应用笔记涵盖了 ADC 现场切换系统的几个示例,包括在有和没有 DMA 协助的情况下,具有....
    的头像 Microchip微芯 发表于 12-31 15:41 ? 382次 阅读

    一文了解Moku:Lab多功能电子测量仪

    Moku:Lab基于FPGA(现场可编程门阵列)开发,利用其强大的并行计算能力实现测试测量设备所需的....
    的头像 贝思科尔 发表于 12-31 15:32 ? 526次 阅读

    关于CPU的12个硬核干货

    来源:21ic电子网? 作为一名程序员,与计算机打交道的日子不计其数。不管你玩硬件,还是做软件,你的....
    发表于 12-31 14:48 ? 39次 阅读
    关于CPU的12个硬核干货

    英特尔宣布开发基于FPGA基础设施处理单元(IPU)的解决方案

    我们与生态系统以及领先的云和通信服务提供商的联合,使开发人员能够通过CPU和IPU平台支持生态系统,....
    的头像 英特尔FPGA 发表于 12-31 13:45 ? 1904次 阅读

    工业各类场景下的虹科各类解决方案

    今年受疫情影响,响应国家政策,虹科开设线上云展厅——虹科工业数智化展厅,展示工业各类场景下的虹科各类....
    的头像 广州虹科电子科技有限公司 发表于 12-31 10:38 ? 391次 阅读

    FPGA+MicroBlaze裸机案例开发手册

    导读创龙科技TL665xF-EasyEVM评估板是一款基于TIKeyStone架构C6000系列TM....
    发表于 12-30 17:37 ? 20次 阅读

    机械键盘改罗技优联无线键盘

    心态爆炸,刚刚都编辑好了结果浏览器崩了,快速整理下这次改装过程现在市面上无线键盘多数是蓝牙模式,存在....
    发表于 12-29 19:01 ? 89次 阅读
    机械键盘改罗技优联无线键盘

    FPGA+MicroBlaze裸机程序加载与固化

    导读创龙科技TL665xF-EasyEVM评估板是一款基于TIKeyStone架构C6000系列TM....
    发表于 12-29 18:21 ? 16次 阅读

    英特尔携手合作伙伴开发基于FPGA基础设施处理单元解决方案

    与此同时,我们全新上线的“英特尔 IPU系列网络研讨会”亦在火热进行中,目前锐捷网络专场已圆满落幕(....
    的头像 英特尔FPGA 发表于 12-29 09:37 ? 374次 阅读

    FPGA的发展趋势

    公开课上,石侃老师主要从FPGA的发展简史、FPGA与云数据中心、FPGA与人工智能、FPGA的新开....
    的头像 英特尔FPGA 发表于 12-29 09:33 ? 655次 阅读

    串口转axi主机总线接口

    uart2axi_master_intf程序源码:/************************....
    发表于 12-28 20:04 ? 23次 阅读
    串口转axi主机总线接口

    USB至串口TTL转接设备及Console线

    常见芯片方案按价格从高到低排个序FTDI(英国)的FT232公认稳定可靠, 传输速率3Mbps, 功....
    发表于 12-28 20:00 ? 32次 阅读
    USB至串口TTL转接设备及Console线

    基于DSP多核IPC通信案例开发手册

    导读创龙科技TL665xF-EasyEVM评估板是一款基于TIKeyStone架构C6000系列TM....
    发表于 12-28 15:19 ? 23次 阅读

    DSP+ZYNQ双核通信案例开发手册

    导读创龙科技TL6678ZH-EVM是一款基于TIKeyStone架构C6000系列TMS320C6....
    发表于 12-28 09:23 ? 20次 阅读

    DS90LV027AH High Temperature LVDS Dual Differential Driver

    DS90LV027AH是一款双LVDS驱动器器件,针对高数据速率和低功耗应用进行了优化。该器件采用低压差分信号(LVDS)技术,支持超过600Mbps(300MHz)的数据速率。 DS90LV027AH是一款电流模式驱动器,即使在高频下也能保持低功耗。此外,短路故障电流也最小化。 该器件采用8引脚SOIC封装。 DS90LV027AH采用流通式设计,便于PCB布局。差分驱动器输出提供低EMI,典型低输出摆幅为360 mV。它非常适合时钟和数据的高速传输。 DS90LV027AH可与其配套的双线接收器DS90LV028AH或TI的任何LVDS接收器配对,以提供高速点对点LVDS接口。 特性 -40°C至+ 125°C工作温度范围 > 600 Mbps(300MHz)开关速率< /li> 0.3 ns典型差分偏差 0.7 ns最大差分偏差 3.3V电源设计 低功耗(46 mW @ 3.3 V static) 流通式设计简化了PCB布局 断电保护(高阻抗输出) 符合TIA /EIA-644标准 li> 8引脚SOIC封装节省空间 所有商标均为其各自所有者的财产。 参数 与其它产品相比?缓冲器、驱动器/接收器和交叉点 ? Device type Protocols Number of Tx Number of Rx Input signal Output signa...
    发表于 01-08 17:50 ? 401次 阅读
    DS90LV027AH High Temperature LVDS Dual Differential Driver

    DSLVDS1047 3.3V LVDS 四通道高速差动线路驱动器

    DSLVDS1047器件是一款四通道CMOS流通差分线路驱动器,专为需要超低功耗和高数据速率的应用而设计。该器件采用低压差分信号(LVDS)技术设计,支持超过400 Mbps(200 MHz)的数据速率。 DSLVDS1047可接受低电压TTL /CMOS输入电平并将其转换为低电压电压>(350 mV)差分输出信号。此外,驱动器支持TRI-STATE功能,可用于禁用输出级,禁用负载电流,从而将器件降至典型值为13 mW的超低空闲功耗状态。 DSLVDS1047具有流通引脚排列,便于PCB布局。 EN和EN *输入进行AND运算并控制TRI-STATE输出。所有四个驱动程序都具有通用功能。和配套线路接收器(DSLVDS1048)为高速点对点接口应用提供了高功率伪-ECL器件的新替代方案。 特性 专为高达400 Mbps的信令速率而设计 3.3 V电源设计 300 ps典型差分偏差 400 ps最大差分偏差 1.7 ns最大传播延迟 ±350 mV差分信号 < li>低功耗(3.3 V静态时为13 mW) 可与现有的5 V LVDS接收器互操作 断电时LVDS输出的高阻抗 流通引脚简化PCB布局 符合或超过TIA /EIA-644 LVDS标准 工业工作温度范围( - 40°C至+ 85°C) 以...
    发表于 01-08 17:50 ? 490次 阅读
    DSLVDS1047 3.3V LVDS 四通道高速差动线路驱动器

    DS90LV049H High Temperature 3V LVDS Dual Line Driver and Receiver Pair

    DS90LV049H是一款双CMOS流通差分线路驱动器 - 接收器对,专为需要超低功耗,出色的抗噪性和高数据吞吐量的应用而设计。该器件采用低压差分信号(LVDS)技术,支持超过400 Mbps的数据速率。 DS90LV049H驱动器接受LVTTL /LVCMOS信号并将其转换为LVDS信号。接收器接受LVDS信号并将其转换为3 V CMOS信号。 LVDS输入缓冲器具有内部故障保护偏置,可将输出置于浮动接收器输入的已知H(高)状态。此外,DS90LV049H支持TRI-STATE功能,可在器件不使用时实现低空闲功耗状态。 EN和 EN 输入进行AND运算并控制TRI-STATE输出。启用对所有四个门都是通用的。 特性 高温+ 125°C工作范围 高达400 Mbps的开关速率 流程 - 通过引脚排列简化PCB布局 50 ps典型驱动器通道间偏斜 50 ps典型接收器通道间偏斜 3.3 V单电源设计 TRI-STATE输出控制 接收器输入的内部故障保护偏置 低功耗(3.3 V静态时为70 mW) 掉电时LVDS输出的高阻抗 符合TIA /EIA-644-A LVDS标准 采用薄型16引脚TSSOP封装 所有商标均为其各自所有者的财产。 参数 与其它产品相比?缓冲器、...
    发表于 01-08 17:49 ? 521次 阅读
    DS90LV049H High Temperature 3V LVDS Dual Line Driver and Receiver Pair

    DS90LV028AH High Temperature 3V LVDS Dual CMOS Differential Line Receiver

    DS90LV028AH是一款双CMOS差分线路接收器,专为需要超低功耗,低噪声和高数据速率的应用而设计。该器件采用低压差分信号(LVDS)技术,支持超过400 Mbps(200 MHz)的数据速率。 DS90LV028AH接受低电压(典型值350 mV)差分输入信号,并将其转换为3V CMOS输出电平。 DS90LV028AH采用流通式设计,便于PCB布局。 DS90LV028AH和配套LVDS线路驱动器DS90LV027AH为高速点对点接口应用提供了高功率PECL /ECL器件的新替代方案。 特性 -40°C至+ 125°C工作温度范围 &gt; 400 Mbps(200 MHz)开关速率 50 ps差分偏移(典型值) 0.1 ns通道间偏斜(典型值) 2.5 ns最大传播延迟 3.3V电源设计 流通引脚 关断LVDS输入的高阻抗 低功耗设计(18mW @ 3.3V静态) LVDS输入接受LVDS /CML /LVPECL信号 符合ANSI /TIA /EIA-644标准 以SOIC包提供 所有商标均为其各自所有者的财产。 参数 与其它产品相比?缓冲器、驱动器/接收器和交叉点 ? Device type Protocols Number of Tx Number of Rx Input signal Output signal Signaling Rate (Mbps) E...
    发表于 01-08 17:49 ? 464次 阅读
    DS90LV028AH High Temperature 3V LVDS Dual CMOS Differential Line Receiver

    DSLVDS1001 400Mbps LVDS 单路高速差动驱动器

    DSLVDS1001器件是一款单通道,低压差分信号(LVDS)驱动器器件,专为需要低功耗,低噪声和高功耗的应用而设计数据速率。此外,短路故障电流也最小化。该器件采用LVDS技术设计,支持高达400 Mbps(200 MHz)的数据速率。 DSLVDS1001接受3.3 V LVCMOS /LVTTL输入电平并输出低电压(±350- mVtypical)具有低电磁干扰(EMI)的差分信号。该器件采用5引脚SOT-23封装,专为简化PCB布局而设计。 DSLVDS1001可与其同步单线接收器,DSLVDS1002或任何LVDS接收器配对,以提供高速LVDS接口。 特性 设计用于高达400 Mbps的信号传输 单3.3 V电源(3 V至3.6- V范围) 700-ps(100 ps典型值)最大差分偏差 1.5 ns最大传播延迟 驱动小摆幅(±350 mV)差分信号电平 断电保护(TRI-STATE输出) 流通引脚排列简化了PCB布局 低功耗(23 mW at典型值3.3 V) 5引脚SOT-23封装 符合或超过ANSI TIA /EIA-644-A标准 工业温度工作范围( - 40°C至+ 85°C) 所有商标均为其各自所有者的财产。 参数 与其它产品相比?缓冲器、驱动器/接收器和交叉点 ? Device type Protocol...
    发表于 01-08 17:49 ? 620次 阅读
    DSLVDS1001 400Mbps LVDS 单路高速差动驱动器

    DSLVDS1002 400Mbps LVDS 单路高速差动接收器

    DSLVDS1002器件是一款单通道,低压差分信号(LVDS)接收器,专为需要低功耗,低噪声和高数据的应用而设计此外,短路故障电流也最小化。 DSLVDS1002器件旨在使用LVDS技术支持至少400 Mbps(200 MHz)的数据速率。 DSLVDS1002接受低压差分输入信号并输出??3.3-VCMOS /TTL信号。接收器还支持开路,短路和端接(100Ω)输入故障保护。对于所有故障安全条件,接收器输出均为高电平。 DSLVDS1002采用5引脚SOT-23封装,专为简化PCB布局而设计。 DSLVDS1002可与其配套的单线驱动器DSLVDS1001或任何LVDS驱动器配对,以提供高速LVDS干扰。 特性 专为信号速率高达400 Mbps而设计 3.3 V单电源设计(3 V至3.6- V范围) 100-ps典型差分偏差 3.5 ns最大传播延迟 接受小摆幅差分信号电平 电源关断保护(LVDS输入端的高阻抗) 流通引脚排列简化了PCB布局 低功耗(3.3 V典型电源典型值为10 mW) < li> LVDS接收器输入接受LVDS /BLVDS /LVPECL输入 开路,短路和端接输入的故障安全保护 5引脚SOT-23封装 符合或超过ANSI TIA /EIA-644-A标准 工业温度操...
    发表于 01-08 17:49 ? 828次 阅读
    DSLVDS1002 400Mbps LVDS 单路高速差动接收器

    DSLVDS1048 3.3V LVDS 四通道高速差动线路接收器

    DSLVDS1048器件是四通道CMOS流通差分线路接收器,设计用于需要超低功耗和高数据速率的应用。该器件采用低压差分信号(LVDS)技术设计,支持超过400 Mbps(200 MHz)的数据速率。 DSLVDS1048接受低电压(350 mV典型值)差分输入信号并将其转换为3 -V CMOS输出电平。接收器支持TRI-STATE功能,可用于多路复用输出。接收器还支持开路,短路和端接(100Ω)输入故障保险。所有故障安全条件下接收器输出均为高电平。 DSLVDS1048具有直通引脚排列,便于PCB布局。 EN和EN *输入进行AND运算并控制TRI-STATE输出。这些使能对所有四个接收器都是通用的。 DSLVDS1048和配套LVDS线路驱动器(例如,DSLVDS1047)为高速点对点接口应用提供了高功率PECL /ECL器件的新替代方案。 特性 专为高达400 Mbps的信号速率而设计 流通式引脚排列简化了PCB布局 150 ps通道间偏移(典型值) 100-ps差分偏移(典型值) 2.7 ns最大传播延迟 3.3-V电源设计 断电时高阻抗LVDS输入 低功耗设计(3.3 V静态时为40 mW) 可与现有的5 V LVDS互操作驱动程序 接受小摆动(典型值350 mV)差分...
    发表于 01-08 17:48 ? 488次 阅读
    DSLVDS1048 3.3V LVDS 四通道高速差动线路接收器

    SMV512K32-SP 16MB 防辐射 SRAM

    SMV512K32是一款高性能异步CMOS SRAM,由32位524,288个字组成。可在两种模式:主控或受控间进行引脚选择。主设件为用户提供了定义的自主EDAC擦除选项。从器件选择采用按要求擦除特性,此特性可由一个主器件启动。根据用户需要,可提供3个读周期和4个写周期(描述如下)。 特性 20ns读取,13.8ns写入(最大存取时间) 与商用 512K x 32 SRAM器件功能兼容 内置EDAC(错误侦测和校正)以减轻软错误 用于自主校正的内置引擎 CMOS兼容输入和输出电平,3态双向数据总线 3.3±0.3VI /O,1.8±0.15V内核 辐射性能放射耐受性是一个基于最初器件标准的典型值。辐射数据和批量验收测试可用 - 细节请与厂家联系。 设计使用基底工程和抗辐射(HBD)与硅空间技术公司(SST)许可协议下的< sup> TM 技术和存储器设计。 TID抗扰度&gt; 3e5rad(Si) SER&lt; 5e-17翻转/位 - 天使用(CRPLE96来计算用于与地同步轨道,太阳安静期的SER。 LET = 110 MeV (T = 398K) 采用76引线陶瓷方形扁平封装 可提供工程评估(/EM)样品这些部件只用于工程评估。它们的加工工艺为非兼容流程(例如,无预烧过程等),...
    发表于 01-08 17:47 ? 410次 阅读
    SMV512K32-SP 16MB 防辐射 SRAM

    SN74HCT273A 具有清零功能的八路 D 类触发器

    与其它产品相比?D 类触发器 ? Technology Family VCC (Min) (V) VCC (Max) (V) Rating Operating temperature range (C) ? SN74HCT273A HCT ? ? 2 ? ? 6 ? ? Catalog ? ? -40 to 85 ? ?
    发表于 01-08 17:46 ? 348次 阅读
    SN74HCT273A 具有清零功能的八路 D 类触发器

    SN74HC273A 具有清零功能的八路 D 类触发器

    与其它产品相比?D 类触发器 ? Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Rating Operating temperature range (C) ? SN74HC273A HC ? ? 2 ? ? 6 ? ? 8 ? ? Catalog ? ? -40 to 85 ? ?
    发表于 01-08 17:46 ? 449次 阅读
    SN74HC273A 具有清零功能的八路 D 类触发器

    SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器

    这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16373特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。该器件可用作两个8位锁存器或一个16位锁存器。当锁存使能(LE)输入为高电平时,Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常状态逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 工作电压范围为1.65 V至3.6 V 最大tpd3.6 ns,3.3 V ...
    发表于 10-11 11:02 ? 283次 阅读
    SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器

    SN74LVCH16373A 具有三态输出的 16 位透明 D 类锁存器

    这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 特性 德州仪器宽带总线系列成员 典型VOLP(输出接地反弹) &lt; 0.8 V,VCC= 3.3 V,TA= 25°C 典型VOHV(输出V < sub> OH Undershoot) &gt; 2 V在VCC= 3.3 V,TA= 25°C Ioff支持实时插入,部分 - 电源关闭模式和后驱动保护 支持混合模式信号操作(具有3.3VVCC的5V输入和输出电压) < li>数据输入端的总线保持消除了对外部上拉或下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 < ul> 2000-V人体模型(A114-A) 200-V机型(A115-A) 参数 与其它产品相比 D 类锁存器   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) ...
    发表于 10-11 11:00 ? 389次 阅读
    SN74LVCH16373A 具有三态输出的 16 位透明 D 类锁存器

    SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

    SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器,用于必须复用两条独立数据路径的应用中,或者从单个数据路径中解复用。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...
    发表于 10-11 10:51 ? 129次 阅读
    SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

    SN74ABT162823A 具有三态输出的 18 位总线接口触发器

    这些18位总线接口触发器具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN)\输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,从而锁存输出。将清零(CLR)\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓冲输出使能(OE)\输入将9个输出置于正常逻辑状态(高电平)或低电平)或高阻抗状态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动器提供了驱动总线线路的能力,无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 输出设计为源电流或吸收电流高达12 mA,包括等效的25- 串联电阻,用于减少过冲和下冲。 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置...
    发表于 10-11 10:48 ? 97次 阅读
    SN74ABT162823A 具有三态输出的 18 位总线接口触发器

    SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器

    'ABTH162260是12位至24位多路复用D型锁存器,用于两个独立数据路径必须复用或复用的应用中。 ,单一数据路径。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 B端口输出设计为吸收高达12 mA的电流,包括等效的25系列电阻,以减少过冲和下冲。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过...
    发表于 10-11 10:45 ? 155次 阅读
    SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器

    SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器

    这些20位透明D型锁存器具有同相三态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器。锁存使能(1LE或2LE)输入为高电平时,相应的10位锁存器的Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(10E或2OE)输入可用于放置输出。相应的10位锁存器处于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。 输出设计为吸收高达12 mA的电流,包括等效的25- 用于减少过冲和下冲的串联电阻。 这些器件完全适用于使用I的热插入应用关闭并启动3状态。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置于高阻态,从而防止驱动器冲突。 为确保上电或断电期间的高阻态, OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据...
    发表于 10-11 10:43 ? 239次 阅读
    SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器

    SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线接口触发器

    'ALVTH16821器件是20位总线接口触发器,具有3态输出,设计用于2.5 V或3.3 VVCC操作,但能够为5 V系统环境提供TTL接口。 这些器件可用作两个10位触发器或一个20位触发器。 20位触发器是边沿触发的D型触发器。在时钟(CLK)的正跳变时,触发器存储在D输入端设置的逻辑电平。 缓冲输出使能(OE \)输入可用于将10个输出置于正常逻辑状态(高电平或低电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74ALVTH16821的工作温度范围为-40&de...
    发表于 10-11 10:35 ? 72次 阅读
    SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线接口触发器

    SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

    'ALVTH16374器件是16位边沿触发D型触发器,具有3态输出,设计用于2.5V或3.3VV < sub> CC 操作,但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟(CLK)的正跳变时,触发器存储在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE不影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 /p> 当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ALVTH16374的特点是在-55°C至125°C的整个军用温度...
    发表于 10-11 10:31 ? 97次 阅读
    SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

    SN74ABTH16823 具有三态输出的 18 位总线接口触发器

    这些18位触发器具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 'ABTH16823可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN \)输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,锁存输出。将清零(CLR \)输入置为低电平会使Q输出变为低电平,与时钟无关。 缓冲输出使能(OE \)输入可用于将9个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...
    发表于 10-10 17:15 ? 201次 阅读
    SN74ABTH16823 具有三态输出的 18 位总线接口触发器

    SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器

    SNxAHCT16373器件是16位透明D型锁存器,具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 特性 德州仪器Widebus™系列的成员 EPIC™(增强型高性能注入CMOS)工艺 输入兼容TTL电压 分布式VCC和GND引脚最大限度地提高高速 开关噪声 流通式架构优化PCB布局 每个JESD的闩锁性能超过250 mA 17 ESD保护每个MIL-STD超过2000 V- 883, 方法3015;使用机器型号超过200 V(C = 200 pF,R = 0) 封装选项包括: 塑料收缩小外形(DL)封装 < li>薄收缩小外形(DGG)封装 薄超小外形(DGV)封装 80-mil精细间距陶瓷扁平(WD)封装 25密耳的中心间距 参数 与其它产品相比 D 类锁存器   ...
    发表于 10-10 16:23 ? 182次 阅读
    SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器
    她的小梨涡完整版免费阅读